AMD 和 Intel 联合制定的 **AI Compute Extensions（ACE）**规范已正式发布，目标是让两家厂商的 x86 CPU 用一致的指令执行矩阵加速。双方在 2024 年 10 月共同发起 x86 生态系统顾问小组（EAG），ACE 是这一标准化合作的成果之一。
ACE 面向 AI 推理常用的矩阵乘法，试图减少 x86 软件对不同硬件分别适配的工作。它与 Apple Neural Engine、高通 NPU 等专用加速器处于不同层面，更直接的比较对象是其他 CPU 架构中的矩阵指令扩展，例如 Arm SME。
在 AVX10 向量运算基础上增加矩阵累加
ACE 全称 AI Compute Extensions，是一组面向 x86 架构的矩阵乘法加速扩展指令。它的核心设计思路是：在 AVX10 向量引擎之上叠加一层 tile 寄存器架构，用外积（outer product）运算替代传统的逐元素乘加，在相同输入向量宽度下实现数量级更高的计算密度。
根据已发布的规范文档，ACE 引入了以下关键组件：
- ACE 寄存器状态：包括 tile 寄存器和 block scale 寄存器，专门用于矩阵运算
- 数据处理操作：读取 AVX 寄存器中的输入，在 tile 寄存器上执行矩阵乘加
- 数据搬运操作：在 ACE 寄存器状态和 AVX 寄存器之间高效移动数据
- 系统管理状态与操作：用于上下文切换和电源管理
ACE 并非要取代 AVX10，而是与 AVX10 紧密耦合。AMD 和 Intel 在联合白皮书中将其定位为 "x86 标准矩阵加速架构"（Standard Matrix Acceleration Architecture for x86），强调它"与 AVX10 无缝集成，为 x86 生态提供低摩擦、无处不在的矩阵加速能力"。
运算密度达 16 倍，实际推理速度仍需测试
ACE 最引人注目的性能指标是：在读取相同数量输入向量的条件下，白皮书列出的 ACE 外积操作，计算密度为对应 AVX10 乘加操作的 16 倍。这比较的是操作所表达的计算量，不是已经测得的应用速度提升。
这一差距来自两种运算模式。传统 SIMD 的乘加操作本质上是逐元素运算——每个向量 lane 独立计算，适合常规数值计算；矩阵乘法则需要进一步组合这些操作。外积操作则不同：它将两个向量中所有元素的组合一次性计算，天然匹配矩阵乘法的数据流，能够在单条指令中完成 SIMD 需要多次循环迭代才能做完的工作。
ACE 的设计允许从笔记本到超级计算机采用不同规模的实现。统一指令有助于代码移植，但缓存、吞吐量和内存带宽仍会不同，性能优化不会因此完全消失。
支持多种低精度格式，减少数据转换负担
ACE 涉及的计算、累加及转换格式包括以下类型，具体指令支持的输入组合并不相同：
| 格式 | 描述 | 备注 |
|---|---|---|
| INT8 | 8 位整数 | 经典量化推理 |
| FP32 | IEEE-754 单精度 | 训练与高精度推理 |
| BF16 | Brain Float 16 | 流行的大模型训练格式 |
| FP16 | IEEE-754 半精度 | 通用推理 |
| FP8 | OCP 8 位浮点 | 高效推理 |
| MX FP8 | SE5M2 / SE4M3 | OCP 微缩放格式 |
| MX FP6 | SE3M2 / SE2M3 | 6 位浮点，降低存储用量 |
| MX FP4 | SE2M1 | 4 位浮点，存储优先 |
| E8M0 | 8 位无符号指数 | 用于 2 的幂次 block scale |
值得注意的是，ACE 原生支持 OCP（Open Compute Project）的 Microscaling Formats（MX）系列——包括 MXFP8、MXFP6 和 MXFP4。这些格式按数据块共享缩放因子，其中 MXFP6 和 MXFP4 使用低于 8 位的表示，可减少大模型权重和激活值的存储用量。ACE 将部分缩放操作并入计算，有助于减少低精度推理的数据处理负担；这并不意味着所有量化格式都无需解包、转换或反量化。
两家厂商共用规范，减少指令支持差异
统一规范还可以降低软件适配成本。指令支持和硬件实现存在差异时，开发者需要检测能力、选择代码路径并分别优化。
AVX-512 包含多个功能子集，例如 AVX-512F、AVX-512BW、AVX-512DQ、AVX-512VL，不同处理器支持情况并不相同；AMD 在 Zen 4 中通过两个 256 位单元拼接实现 AVX-512，与 Intel 的原生 512 位实现存在微架构差异。相同指令可以保持程序兼容，微架构差异仍可能影响性能，因此可移植性与是否需要优化是两个问题。
ACE 希望通过共同定义功能，减少这类差异。作为 EAG 框架下的联合规范，它由 AMD 和 Intel 共同起草、共同承诺实现。TIRIAS Research 首席分析师 Jim McGregor 对此评价道："我很高兴看到两家公司的合作终于结出果实。指令集的变更通常需要一到两代产品周期才能渗透到双方的产品线中，但携手合作对 x86 架构而言是一个巨大的优势。"
对两家厂商均支持的 ACE 功能，开发者有望复用相同代码；前提是目标处理器和操作系统具备所需支持。Network World 指出，这一举措"确保了应用能够在任一平台上运行，无需重新编译或更改"。
ACE 沿用 AMX 框架，旧代码兼容性取决于具体硬件
ACE 并非凭空诞生。它在设计理念上承袭了 Intel 在 2023 年随 Sapphire Rapids（第四代 Xeon）引入的 AMX（Advanced Matrix Extensions）——两者都采用 tile 寄存器架构来加速矩阵乘法。但 ACE 与 AMX 之间存在关键区别：
AMX 最初由 Intel 引入，ACE 则由两家厂商共同制定。ACE 规范明确沿用 AMX 的通用框架、tile 状态和部分管理指令，并增加自己的运算与缩放状态，并非从零另建一套完全不兼容的架构。
规范允许处理器支持原有 AMX 矩阵运算、ACE，或同时支持两者。因此，支持 ACE 不自动保证所有旧 AMX 代码都能运行，也不意味着一定不能运行。软件需要查询硬件功能，再选择合适的运算路径。
CPU 矩阵指令、NPU 和 GPU 各自服务不同负载
AI 加速已有多条技术路线，不能仅凭某项指令的计算密度直接判断平台胜负。
Apple Neural Engine 自 2017 年 A11 芯片起就被深度整合进 Apple Silicon 的 SoC 架构中，与 CPU、GPU 共享统一内存，在 M 系列中参与图像处理等端侧 AI 任务。具体模型如何分配到 CPU、GPU 或 Neural Engine，取决于算子支持和软件调度，不能把全部大语言模型推理归给 Neural Engine。
Arm SME（Streaming Matrix Extensions） 在 2022 年随 Armv9-A 架构发布，为 Arm 处理器提供了原生的矩阵乘法加速能力。随着高通 Snapdragon X Elite 等 Arm PC 芯片在 Windows 生态中崛起，以及 AWS Graviton、Ampere 等 Arm 服务器芯片在数据中心蚕食 x86 份额，Arm 生态也在争取端侧和服务器负载；但上述产品是否支持 SME，要逐个型号核对，不能由 Arm 架构直接推定。
高通 NPU / 其他端侧 NPU 则代表了另一种路线：用专用 AI 加速器而非通用 CPU 指令集来处理 AI 负载。AMD 和 Intel 自身也在 CPU 中集成了 NPU（如 Ryzen AI 和 Intel AI Boost），但这些 NPU 同样面临碎片化问题——不同厂商的 NPU 编程模型互不兼容。
NVIDIA GPU 已广泛用于 AI 训练和推理。ACE 的目标不是让 CPU 替代 GPU——正如 McGregor 坦率指出的："CPU 永远不会比 GPU/AI 加速器更高效。"但 ACE 让 CPU 能够在没有 GPU 或 NPU 的场景中承担有意义的 AI 推理任务。
NVIDIA CEO 黄仁勋本人也公开表示，Intel 和 AMD 的 x86 联盟对保持 x86 架构的活力是"必要的"。这种合作有助于软件继续支持 x86，但具体收益还要由产品验证。
无独立加速器的设备，可能直接用 CPU 执行推理
ACE 最直接的受益领域是边缘计算和嵌入式 AI。在这些场景中，系统往往没有独立 GPU 或专用 NPU，CPU 是唯一可用的计算资源。
McGregor 对此解释道："ACE 允许你将部分 AI 负载卸载到 CPU，或者在那些可能没有 GPU 或 AI 加速器的应用中使用 CPU 执行 AI 负载，比如嵌入式/边缘应用。"
考虑以下典型场景：工业视觉检测中的轻量级推理、智能家居设备的语音识别、零售终端的实时推荐系统。这些场景的共同特点是：推理延迟要求中等、模型规模可控、功耗预算有限、硬件成本敏感。若未来 CPU 实现 ACE，这些场景可能减少对额外加速器的依赖；性能和功耗仍需具体产品测试。现有 CPU 不会只靠软件更新就获得新增硬件能力。
软件适配也需要同步推进。白皮书称编译器、调试器和性能分析工具的初步工作已开始，后续计划覆盖：
- 深度学习与 HPC 库：低精度 GEMM、LLM 推理原语
- Python 数值计算库：NumPy、SciPy
- 主流机器学习框架：PyTorch、TensorFlow
这些是适配方向，不能据此保证硬件上市时所有框架都已完成支持。上层应用能否通过升级框架受益，还取决于内核实现和所用算子。
具体产品与上市时间尚未公布
AMD 和 Intel 目前均未宣布任何搭载 ACE 的具体产品，也没有给出产品上市时间表。McGregor 提醒，"指令集的变更通常需要一到两代产品周期才能渗透到双方的产品线中"。考虑到现代 CPU 从架构定义到流片再到量产通常需要 3–4 年，只能粗略估计产品还需要时间，不能据此确定 2028 年之后的上市日期。
此外，ACE 只是 x86 复兴路线图中的一步。EAG 同步推进的其他三项标准化工作——FRED（灵活中断模型）、AVX10（下一代向量引擎）和 ChkTag（内存标记安全）——共同构成了 x86 架构现代化的基础。即将到来的 **APX（Advanced Performance Extensions）**还将进一步扩展 x86 的寄存器文件和指令能力。
统一指令之后，还要看实际速度和软件采用
ACE 为两家主要 x86 厂商提供了共同的矩阵加速规范。它有望减少软件适配差异，并让 CPU 更有效地执行部分 AI 负载，实际收益仍取决于实现方式。
后续最值得观察的是哪些处理器率先支持 ACE、真实任务能加速多少，以及常用框架能否稳定调用这些能力。规范发布解决了共同定义的问题，产品和软件还要完成剩下的工作。
